기획연재-13개 단과대학 릴레이 학술강좌: 전자정보학
"차세대 반도체 기술 : 나노소자의 다층적층구조 System-on-System

조경록(정보통신공학부 교수)
 
반도체 기술의 끝은 어디인가?
1970년대 10um 크기로 만들어지던 반도체가 지금은 50nm로 약 1/200로 크기가 줄어들었다. 이러한 미세 가공기술이 지금 우리가 사용하고 있는 모바일 기기들을 생산하는 원동력이 되고있다. 우리는 반도체를 칩(chip)이라 하고 칩의 단위면적에 얼마나 많은 트랜지스터를 넣을 수 있는가가 관건이 되고 있다. 여기에 불변의 진리라고 할 만큼 지켜지고 있는 것이 무어의 법칙(Moore’s law) 이다. 무어의 법칙은 매 18개월마다 칩의 집적도가 2배로 늘어나는 것으로 40년 동안이나 이 법칙이 지켜지고 있다. 어떻게 보면  기술자가 이 법칙을 지키기 위해 기술의 한계를 돌파한 결과라고도 볼 수 있다.
이 미세가공에는 물리적인 한계, 제조기술의 한계, 사업의 한계 등이 복합적으로 영향을 주고 있다. 새로운 기술들이 끊임없이 이러한 한계를 넘어서려 도전하고 있지만, 최근에는 기기의 진화가 동시에 이루어지면서 하나의 변곡점에 도달하고 있다고 볼 수 있다.
반도체의 미세화는 결국 단위면적당 트랜지스터의 개수로 카운트되고 이는 트랜지스터의 크기로 표시하기도 한다. 그림 1에서 보는 바와 같이 매 3년마다 기술이 한 단계 레벨업되고, 이는 매 3년마다 60-70% 정도 최소치수가 줄어들어 집적도로 말하면 3년 동안에 밀도가 4배로 올라간다.
또한 트랜지스터가 작아지면 트랜지스터 스위치의 전극에서 이동하는 전하의 이동시간이 짧아져서 스위칭 시간이 빨라진다. 이는 스위치의 온-오프 가 디지털 계산기로 연결되어 속도 면에서는 3년 동안에 1.4-1.7배 정도로 증가한다. 이렇게 하여 성능은 향상되고 값은 떨어져서 반도체 시장이 연 17%씩 증가하는 규모의 시장으로 성장했다.

 
반도체 비즈니스의 구도변화
반도체는 미세화 기술을 적용하면 일석삼조의 효과가 나타난다. 크기가 줄어들어 생산량의 늘어나고, 값이 떨어져서 판매량이 늘어나므로 이익이 천문학적인 숫자로 커진다. 한편 개발비와 제조설비 비용이 늘어나 부담도 커진다. 특히 메모리 시장을 보면 1970년대에 인텔사를 중심으로 미국이 점령해 오던 반도체 시장이 1980년대로 들어오면서 일본회사 중심으로 바뀌었고, 급기야 인텔사는 메모리 분야에서 철수를 선언했다. 10여 년간 이어오던 일본중심의 전성기가 1990년대에 들어오면서 한국의 삼성으로 주도권이 넘어오고 1992년에는 세계 1위 자리를 차지한다. 이어서 대만의 TSMC 등이 급성장하면서 메모리기술은 한국이, 제조기술은 대만이라는 구조로 판도가 바뀌고 드디어 2001년에는 일본의 최강자 도시바가 메모리에서 철수를 했다. 또다시 10여 년을 지나면서 반도체 치킨게임이라는 구조로 지배자가 재편될 조짐이다.
반도체 치킨게임이란 예로, 업계 1위인 삼성전자가 D램의 가격을 낮추게 되면 하위 업체들은 적자가 나더라도 가격을 낮출 수밖에 없게 된다. 그러면 1위 업체는 단기적으로 수익율이 떨어지지만 경쟁업체가 자금난으로 문을 닫게 되므로 장기적으로 수익이 좋아지게 된다.  이러한 상황은 우월한 시장 지배력과 자금력을 바탕으로 일어난다.

 
고층 트랜지스터 아파트를 짓는다.
100nm의 기술을 넘어서 트랜지스터의 크기가 작아지면 이제는 트랜지스터 고유의 스위칭 속도보다는 스위치를 연결하는 배선의 문제가 심각해지게 된다. 즉 한 개의 칩에 다양한 기능을 넣게 되면 트랜지스터의 수가 늘어나고, 칩의 사이즈가 커져서 트랜지스터 간의 거리가 멀어지게 되고 이를 연결하기 위해 배선이 길어진다. 따라서 이 배선을 통과하는 신호의 지연시간이 큰 몫을 차지하게 된다.  이를 해소하기 위해서는 수직방향으로 트랜지스터를 적층하고 이를 연결하는 새로운 구조의 기술이 제안되고 있다.
이는 초미세 나노 공정에서 얻어지기 때문에 초미세 가공 기술의 확보와 meta material 및 소자구조 등이 대단히 중요하며, 이를 바탕으로 3D 트랜지스터 구조 기술, 3D 스택(Stack) 기술 등이 융합기술의 근간으로 제시되고 있다. 그림 2는 이미지 센서회로+ Meta device + CMOS 회로가 연결기술인 TSV(through via silicon)에 의해 연결된 적층구조를 보여 준다. 내부를 들여다보면 그림3과 같이 TSV에 의한 수직 연결이 보인다.

TSV 지름과 레이어 수에 따른 전달지연
TSV는 지름의 변화에 따라 전달지연이 민감하게 변하고 있다. 그림 4는 이러한 현상을 보여준다. 지름이 커짐에 따라 TSV의 등가 저항이 감소하여 전달지연이 감소하는 것을 알 수 있다. 단, 지름이 15㎛이상 증가하게 되면 전달지연의 감소가 일정해진다. 따라서 전달지연 및 지름에 따른 전달지연의 변화를 최소화하기 위해서는 15㎛ 정도의 지름을 갖는 TSV를 사용하는 것이 좋다.
또한 TSV의 적층한 레이어 수에 대해서도 레이어의 증가에 따라 L이 커지면서 전달지연이 변화한다. 동일조건에서 적층한 수에 따라 전달지연의 변화를 시뮬레이션으로 측정했다. 전체적으로는 적층 수 증가에 따라 전달지연이 증가하지만, 적층 수가 증가할수록 전달지연 폭이 점차 감소하는데 이는 부하커패시턴스의 영향 때문 이다. 또한 지름이 10㎛ 이상에서 점차 전달지연의 증가폭이 감소하고 20㎛ 이상에서는 전달지연이 거의 일정한데, 이것은 TSV의 지름이 증가함에 따라 저항(RTSV)의 증가폭이 작아져서 전체 전달지연에 영향이 거의 없어지는 것을 의미한다. 그림 5는 TSV를 적층할 때 지름의 크기를 다르게 하여 적층한 그림이다. TSV는 지름의 증가와 길이의 감소에 따라 저항이 감소하므로 그 특성을 이용하여 적층 시 적층레이어별로 TSV의 지름의 크기를 증가시켜 전달지연의 증가를 줄일 수 있다. 

 
나노기술에서 새로운 소자가?
반도체 메모리 시장은 데이터 저장형 고용량 메모리인 플래쉬메모리와 연산용 데이터 저장에 사용되는 DRAM 으로 구분할 수 있다. 모든 종류의 메모리 제품은 구조나 동작 메커니즘은 다르지만 향후 10년 내에 기술적으로 동일한 한계상황에 도달할 가능성을 지니고 있으며, 그것이 바로 메모리 소자의 크기가 20nm이하로 작아지는 것은  불가할 것이라는 스케일링의 한계이고, 최근 이러한 한계를 극복하기 위해  새로운 메모리 소자가 연구개발되고 있다.
우리가 알고 있는 전자회로의 기본적인 수동소자는 저항, 커패시터, 인덕터로써 5가지의 전기적인 관계식을 만들고 있다. 하지만 알고 있는 바와 같이 3개의 수동소자로는 자속과 전하의 관계를 정의할 수가 없다. 그러나 1971년 Leon Chua는 자속과 전압의 관계를 입증할 수 있는 멤리스터(Memristor)의 존재를 발견하였고 기호 M을 사용하여 자속(Φ)과 전하(q)의 관계를  dΦ=Mdq 로 정의하여 그림 6을 완성하였다.
그리고 약 35년 뒤인 2008년 12월에 HP사의 연구자들이 나노테크놀로지에서 외부 바이어스에 의한 이온이동으로 멤리스터 특성이 얻어지는 소자에 관한 연구결과를 Nature지에 발표함으로서 그동안 이론적으로 존재하던 멤리스터가 실제 디바이스로 구현되었다.
멤리스터는 그림 7과 같이 플래티늄(Pt) 와이어 사이에 TiO2와 TiO2-x의 접합으로 구성되어 있다. 여기서 O2-x는 Ti와의 결합에서 산소가 결핍되는 것을 의미 한다. 결핍되는 산소의 원자의 비율 x는 2-5%이다. TiO2-x레이어는 산소 결핍량만큼 공핍층이 생겨 양이온(Oxygen ion)이 분포 되어 있어서 전도도가 높아진다. 그러나 순수 TiO2레이어는 전도도가 매우 낮기 때문에 절연층 역할을 한다. 흥미로운 것은 그림 7과 같이 전압의 인가에 따라 두 층의 경계면이 이동을 하며  멤리스터의 온-오프상태가 변화한다. 이러한 두 상태의 저항 비율은 약 1000배 이상으로 명확하게 스위치의 온-오프상태가 결정된다고 볼 수 있다. 여기서 중요한 것은 인가된 전압을 제거해도 현재의 전도도가 메모리와 같이 기억되는 것이다.
 
나노소자 멤리스터 논리회로
멤리스터의 특성은 그림 8과 같이 비선형히스테리시스 특성을 갖고 있다. 이는 어느 일정크기의 양의 바이어스를 인가하면 스위치가 온이 되어 전류를 흘리게 된다. 또, 바이어스를 감소시키면 전류가 선형적으로 감소하는데 이는 전압과 전류의 관계식에서 저항이 일정한 상태를 의미한다. 계속하여 음의 바이어스를 인가하면 스위치가 오프 되어 전류를 흘리지 않는 상태로 전환된다. 중요한 것은 바이어스를 제거하여도 그때의 저항값이 변하지 않는 것으로, 이를 저항성 메모리로 사용할 수 있다. 이렇게 기억된 저항값은 다시 바이어스를 인가하여 그 저항값을 읽어서 얻을 수가 있다. 이와 같이 저항값 기억은 플래쉬메모리의 전하량이 기억되는 것과 마찬가지로 메모리 소자가 될 수 있다.
그림 9는 본 연구팀에서 제안한 멤리스터를 기반으로 하는 XOR 논리회로이다. 본 연구팀은 실제로 논리회로의 원시 게이트를 정의하고 시뮬레이션으로 동작을 확인하였으며, 조만간에 시스템레벨의 설계로 시작할 예정이다. NAND, NOR 게이트 등의 원시게이트 설계결과로는 기존의 CMOS 에 비하여 회로의 면적이 60% 정도 절감된다. 시스템이 커지면 80%까지 증가할 수 있는 장점을 보이고 있다.
현재 멤리스터의 상용화가 어려운 것은 그림7에서 TiO2의 두께가 수 나노미터로 원자를 10개 정도 정확하게 적층하는 것이 쉽지 않고 조금의 두께 차이에 따라 소자의 특성이 얻어 지지 않을 수 있다는 점이다. 그러나 지금까지 다양한 재료로 부터 멤리스티브한 소자가 얻어 지고 있으며, 지난해에 하이닉스가 HP사와 기술약정을 맺고 멤리스터의 연구에 박차를 가하고 있어 상용화가 그리 멀지도 않다. 본 연구실에서도 지속적으로 회로를 연구하여 멤리스티브 system-on-chip 구현에 박차를 가하고자 한다. Tera 비트 메모리가 USB 모듈로 만들어지면, 극장에 상영중인 모든 영화가 내 포켓안에 들어올 날도 멀지 않다.